이석희 SK 하이닉스 사장

EUV 적용, 재료 및 구조 혁신, 신뢰성 문제 해결 중요

이석희 SK 하이닉스 사장, 22 일 국제 전기 전자 학회 (IEEE) 국제 신뢰성 심포지엄 (IRPS)에서 기조 연설

SK 하이닉스 이석희 사장이 중장기 메모리 기술 개발 방향을 소개했다.

이 회장은 지난 22 일 열린 국제 전기 전자 학회 (IEEE)의 국제 신뢰성 심포지엄 (IRPS)에서 기조 연설을했다. “우리는 메모리 기술을 발전시킬 것입니다.”

시장에서는 10 나노 미터 이하의 공정 DRAM을 만들기 위해서는 패터닝 (리소그래피)의 한계를 극복하고 셀 커패시터 용량을 유지하며 저 저항 배선 기술을 개발해야한다고 시장에서 소개했다. SK 하이닉스는 현재 극 자외선 (EUV) 공정을 도입 해 소재, 결함 관리, 포토 레지스트 개발에 힘 쓰고 있다고 강조했다. 또한 커패시터에 증착 된 유전체 두께를 줄이고 신소재를 적용하며 구조 혁신을 통해 셀 용량을 확대하고 있다고 설명했다.

자동차 반도체의 경우 ‘소프트 에러’를 해결하는 것이 중요하다고 그는 말했다. 소프트 오류를 ​​해결하려면 설계 개선이 필요하지만 동시에 비용이 증가합니다. 이 사장은 “원가 부담을 줄이면서 디자인을 개선하는 프로세스를 개발하고있다”고 말했다.

DRAM 기술 개발 단계

NAND 플래시 분야의 기술적 과제는 △ HARC (High Aspect Ratio Contact) 에칭 (에칭) 기술 △ 셀 유전체 특성 확보 △ 필름 스트레스 문제 해결로 요약됩니다.

이 회장은 “낸드 플래시에 600 개 이상의 층을 쌓기 위해서는 높은 종횡비를 구현할 수있는 식각 기술이 필요하다”고 말했다. ALD) 기술이 도입되고 있습니다. ”

또한 웨이퍼가 휘거나 밀리는 현상 (필름 스트레스 문제)을 해결하기 위해 기계적 스트레스 수준 관리와 셀 산화물 및 질화물의 최적화가 진행 중이라고 덧붙였다.

NAND 기술에서 산화물 질화물 (ON) 스케일링 기술의 도입은 중요한 신뢰성 문제 중 하나입니다. SK 하이닉스는 NAND의 수평 전하 손실을 개선하기 위해 isorate-CTN과 같은 △ DEEP Trap CTN △ CTN 층이 셀 사이에 차단되는 구조를 개발하여 극복했습니다.

현재 SK 하이닉스는 ‘초 저전력 메모리’를위한 Compute Express Link (CXL, 이종 컴퓨팅 인터커넥트 기술) 메모리를 개발하고 있습니다. 이 대통령은 “앞으로 중앙 처리 장치 (CPU)와 스토리지, 메모리가 뉴 로모 픽 반도체처럼 결합되는 융합 시대가있을 것”이라고 강조했다. “메모리와 로직 간의 기술 융합이 필요합니다.”

“미래에 반도체, 인공 지능, 통신 기술이 융합되어 훨씬 적은 전력으로 더 빠르게 연결되는 초 연결 시대로 거듭날 것입니다.” “SK 하이닉스는 ICT 사회가 요구하는 전송 속도, 용량, 전략에 대한 다양한 솔루션을 제공합니다. 계속해서 제공하겠습니다. ”

SK 하이닉스는 10 나노 급 4G (1a) 양산을 준비 중이며 최근 176 단 3D 낸드 개발에 성공했다.

NAND 플래시 기술 개발 단계

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